Ripple携带加法器的Verilog代码

该项目提供了4位纹波载加法器的Verilog代码。

4位纹波携带加法器是使用4个1位全加载剂构建的，如下图所示。

您可以找到1位完整加法器的行为Verilog代码： 这里

或者根据其逻辑图使用完整加法器的结构Verilog代码如下：

使用结构建模的1位全加法器的Verilog代码：

// yl315.net: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for 4-bit ripple-carry adder
// Verilog code for 1-bit full adder
module fulladder(X, Y, Ci, S, Co);
  input X, Y, Ci;
  output S, Co;
  wire w1,w2,w3;
  //Structural code for one bit full adder
  xor G1(w1, X, Y);
  xor G2(S, w1, Ci);
  and G3(w2, w1, Ci);
  and G4(w3, X, Y);
  or G5(Co, w2, w3);
endmodule

然后，在Verilog模块中实例化完整的添加剂，使用结构建模创建4位纹波携带加法器。 

以下是4位纹波携带加法器的Verilog代码：

// yl315.net: FPGA projects, Verilog projects, VHDL projects
// Verilog project: Verilog code for 4-bit ripple-carry adder
module rippe_adder(X, Y, S, Co);
 input [3:0] X, Y;// Two 4-bit inputs
 output [3:0] S;
 output Co;
 wire w1, w2, w3;
 // instantiating 4 1-bit full adders in Verilog
 fulladder u1(X[0], Y[0], 1'b0, S[0], w1);
 fulladder u2(X[1], Y[1], w1, S[1], w2);
 fulladder u3(X[2], Y[2], w2, S[2], w3);
 fulladder u4(X[3], Y[3], w3, S[3], Co);
endmodule

现在，是时候运行模拟，看看它是如何工作的。在这个Verilog项目中，让我们使用Quartus II波形编辑器来创建测试向量并在没有Verilog TestBench的情况下运行功能模拟。如果您想了解如何在没有Verilog TestBench的情况下运行模拟，您可以查看教程： 这里.

下面是Verilog中的Ripple-Carry加法器的模拟波形：

仿真波形演示了在上面的Verilog中实现的4位纹波携带加法器的精确功能操作。

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