VERILOG代码D触发器

D 拖鞋 是数字逻辑电路中的基本组件。 fun88英超代码 D触发器 在这个项目中提供。正在实施两种类型的D触发器 上升沿D触发器 和下降边的d翻转。 

VERILOG代码D触发器


fun88英超代码 用于上升沿D触发器:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for rising edge D flip flop 
module RisingEdge_DFlipFlop(D,clk,Q);
input D; // Data input 
input clk; // clock input 
output Q; // output Q 
always @(posedge clk) 
begin
 Q <= D; 
end 
endmodule 

fun88英超代码用于上升沿D触发器与同步复位:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Rising edge D flip flop with Synchronous Reset input 
module RisingEdge_DFlipFlop_SyncReset(D,clk,sync_reset,Q);
input D; // Data input 
input clk; // clock input 
input sync_reset; // synchronous reset 
output reg Q; // output Q 
always @(posedge clk) 
begin
 if(sync_reset==1'b1)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

fun88英超代码用于上升沿D触发器,异步重置高电平:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Rising edge D flip flop with Asynchronous Reset high
module RisingEdge_DFlipFlop_AsyncResetHigh(D,clk,async_reset,Q);
input D; // Data input 
input clk; // clock input 
input async_reset; // asynchronous reset high level
output reg Q; // output Q 
always @(posedge clk or posedge async_reset) 
begin
 if(async_reset==1'b1)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

fun88英超代码用于上升沿D触发器,异步重置低电平:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Rising edge D flip flop with Asynchronous Reset Low 
module RisingEdge_DFlipFlop_AsyncResetLow(D,clk,async_reset,Q);
input D; // Data input 
input clk; // clock input 
input async_reset; // asynchronous reset low level 
output reg Q; // output Q 
always @(posedge clk or negedge async_reset) 
begin
 if(async_reset==1'b0)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

下降边的fun88英超代码D触发器:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for falling edge D flip flop 
module FallingEdge_DFlipFlop(D,clk,Q);
input D; // Data input 
input clk; // clock input 
output reg Q; // output Q 
always @(negedge clk) 
begin
 Q <= D; 
end 
endmodule 

具有同步复位的下降边缘D触发器的fun88英超代码:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Falling edge D flip flop with Synchronous Reset input 
module FallingEdge_DFlipFlop_SyncReset(D,clk,sync_reset,Q);
input D; // Data input 
input clk; // clock input 
input sync_reset; // synchronous reset 
output reg Q; // output Q 
always @(negedge clk) 
begin
 if(sync_reset==1'b1)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

fun88英超代码用于下降沿D触发器,具有异步重置高电平:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Falling edge D flip flop with Asynchronous Reset high
module FallingEdge_DFlipFlop_AsyncResetHigh(D,clk,async_reset,Q);
input D; // Data input 
input clk; // clock input 
input async_reset; // asynchronous reset high level 
output reg Q; // output Q 
always @(negedge clk or posedge async_reset) 
begin
 if(async_reset==1'b1)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

fun88英超代码用于下降沿D触发器,具有异步重置低电平:

// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// fun88英超 code for Falling edge D flip flop with Asynchronous Reset low
module FallingEdge_DFlipFlop_AsyncResetLow(D,clk,async_reset,Q);
input D; // Data input 
input clk; // clock input 
input async_reset; // asynchronous reset low level 
output reg Q; // output Q 
always @(negedge clk or negedge async_reset) 
begin
 if(async_reset==1'b0)
  Q <= 1'b0; 
 else 
  Q <= D; 
end 
endmodule 

fun88英超 TestBench代码模拟和验证D触发器:

`timescale 1ns/1ps;
// FPGA projects using fun88英超/ VHDL 
// yl315.net
// fun88英超 code for D Flip FLop
// Testbench fun88英超 code for verification
module tb_DFF();
reg D;
reg clk;
reg reset;
wire Q;

RisingEdge_DFlipFlop_SyncReset dut(D,clk,reset,Q);

initial begin
  clk=0;
     forever #10 clk = ~clk;  
end 
initial begin 
 reset=1;
 D <= 0;
 #100;
 reset=0;
 D <= 1;
 #100;
 D <= 0;
 #100;
 D <= 1;
end 
endmodule 

D触发器模拟波形:

VERILOG代码D触发器

了解更多 设置和保持触发器的时间, 一探究竟 这里.
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