8位比较器的fun88英超代码

fun88英超.. 在此帖子中介绍了8位比较器的代码。 74F521是一个8位标识比较器,如果两个8位输入,则提供低输出 are matched. 

以下是真理表和象征 比较器.

fun88英超.. code for comparator
真相表

fun88英超.. code for comparator
比较器的逻辑符号

fun88英超.. code for comparator
逻辑图(来自 74L521的数据表)

fun88英超.. 比较器代码:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
-- fun88英超 project: 比较器的fun88英超代码
-- fpga4student.com FPGA projects, Verilog projects, fun88英超.. projects
实体 比较器 港口 ( clock: std_logic.; - 用于同步时钟 A,B: std_logic._vector.(7 向下 0); - 两个输入 IAB: std_logic.; - 扩展输入(电源低) Output: 出去 std_logic. - 当a = b时输出= 0 ); 结尾 比较器; 建筑学 行为的 比较器 信号 AB: std_logic._vector.(7 向下 0); - 临时变量 信号 Result: std_logic.; 开始 AB(0) <= (不是 A(0))) xnor. (不是 B(0)); - 组合电路 AB(1) <= (不是 A(1))) xnor. (不是 B(1)); AB(2) <= (不是 A(2))) xnor. (不是 B(2)); AB(3) <= (不是 A(3))) xnor. (不是 B(3)); AB(4) <= (不是 A(4))) xnor. (不是 B(4)); AB(5) <= (不是 A(5))) xnor. (不是 B(5)); AB(6) <= (不是 A(6))) xnor. (不是 B(6)); AB(7) <= (不是 A(7))) xnor. (不是 B(7)); - fpga4student.com FPGA项目,Verilog项目,fun88英超项目 过程(时钟) 开始 如果(rising_edge(时钟))然后 如果(AB. = x“ff” IAB. = '0') 然后 - 检查A = B和IAB = 0是否 Result <= '0'; 别的 Result <= '1'; 结尾 如果; 结尾 如果; 结尾 过程; Output <= Result; 结尾 行为的;

testbench vhdl. 比较器代码:

--------------------------------------------------------------------
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
 -  fpga4student.com FPGA项目,Verilog项目,fun88英超项目
-- fun88英超 project: 比较器的fun88英超代码
ENTITY tb_comparator IS
END tb_comparator;
ARCHITECTURE behavior OF tb_comparator IS 
    -- Component Declaration for the Unit Under Test (UUT)
    COMPONENT 比较器
    PORT(
         clock : IN  std_logic.;
         A : IN  std_logic._vector.(7 向下 0);
         B : IN  std_logic._vector.(7 向下 0);
         IAB : IN  std_logic.;
         Output : OUT  std_logic.
        );
    END COMPONENT;
   --Inputs
   信号 时钟 : std_logic. := '0';
   信号 A : std_logic._vector.(7 向下 0) := (others => '0');
   信号 B : std_logic._vector.(7 向下 0) := (others => '0');
   信号 IAB. : std_logic. := '0';
 --Outputs
   信号 输出 : std_logic.;
   -- Clock period definitions
   constant clock_period : time := 10 ns;
 BEGIN
  -- Instantiate the Unit Under Test (UUT)
   uut: 比较器 PORT MAP (
          clock => clock,
          A => A,
          B => B,
          IAB => IAB,
          Output => Output
        );
   -- Clock process definitions
   clock_process :过程
   开始
 clock <= '0';
 wait for clock_period/2;
 clock <= '1';
 wait for clock_period/2;
   结尾 过程;
    -- Stimulus process
   stim_proc: 过程
   开始 
      -- hold reset state for 100 ns.
      wait for 100 ns; 
 A <= x"AA";
 B <= x"BB";
      wait for clock_period*10;
 B <= x"AA";
      -- insert stimulus here 
      wait;
   结尾 过程;
 -  fpga4student.com FPGA项目,Verilog项目,fun88英超项目
END;

比较器模拟波形:

8位比较器的Verilog / fun88英超代码
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